パフォーマンスの壁を打破する：インターコネクトがチップに近づいている理由

現在、データセンターの性能向上を阻む最大の課題は、従来の基板レベルのインターコネクトにおける物理的限界です。ボールグリッドアレイ（BGA）や表面実装技術（SMT）接合部から、銅ピラーのような高度なマイクロエレクトロニクス接続に至るまで、あらゆる相互接続ポイントが信号損失の原因になる可能性があります。

先進的な材料は一定の効果をもたらしますが、根本的な解決策ではありません。高周波数信号は、基板上のごく短い距離であっても大きく減衰します。そのため、システムアーキテクトの主要な設計目標は変化しました。現在は、ビアや長いPCB配線といった性能劣化を招く遷移点を排除し、電気チャネル全体を最適化することに重点が置かれています。

この現実を受けて、メインプロセッサーに隣接する（ASIC近傍設置型）、あるいはプロセッサーと一体化した（ASIC内蔵型）インターコネクトへの移行が進んでいます。こうした状況を踏まえ、システムアーキテクトは現在、ASIC近傍設置型設計、さらにはCPC（コパッケージド銅）やCPO（コパッケージオプティクス）といったASIC内蔵技術を含む、新しいクラスのソリューションを評価する必要があります。コネクターを基板に直接嵌合させることは新しい応用形態であるため、アーキテクトにはこれまでとは異なる高度な専門性が求められます。重要な課題は、技術の選択から、まったく新しい設計思想を習得することへと移っています。その出発点は、パフォーマンスの壁そのものをより深く理解することにあります。

データレートの高速化は複数の相互に関連する問題を引き起こし、従来の基板レベルの設計方式を持続困難なものにしています。本質的には、これはシグナルインテグリティの危機を意味します。累積する信号損失は、チップおよびその基板からマザーボードに至るまでのインターコネクト経路全体にわたるあらゆる遷移点で、高周波数伝送を劣化させます。

信号損失はそのまま電力課題に直結します。損失を補うためにより強いドライブ信号が必要となり、その結果、発熱およびシステム全体の消費電力が増加します。設計エンジニアは、信号を補強するためにリタイマーなどの高コストなコンポーネントを追加せざるを得ない場合が多く、その結果、システムの複雑性と消費電力がさらに増大します。一般に「I/Oパワーウォール」として知られるこの概念は、データ転送がデータ処理そのものと同等のエネルギーを消費する転換点を指します。この問題は数十年にわたり続いてきた課題ですが、ナイキスト周波数が50 GHzを超える224Gデータレートへの移行により、従来のPCB材料は物理的限界の極みにまで追い込まれています。

密度の逼迫により、シグナルインテグリティの課題はさらに深刻になっています。システム内のGPU数が倍増すると、データレートが同じであっても、従来の配線設計は一層困難になります。最先端のスイッチやGPUの設計では、チップ周辺の限られたスペースに1,024対を超えるディファレンシャルペアが必要になる場合があります。極端な場合には、信号損失があまりにも大きいため、基板の外縁部さえ配線に使用できないことがあります。この密度の課題は配線にとどまらず、コネクターピッチ、エスケープ配線、電力密度、さらには熱管理にも影響を及ぼします。このように、信号劣化、電力要求、そして密度制約が組み合わさることで、224G以降のデータレートに向けた計画・設計において、従来手法の限界が浮き彫りになっています。

ASIC近傍設置型とASIC内蔵型のどちらを選択するか考慮する際には、アーキテクチャ上の明確な設計判断が求められます。この判断の出発点として一般に用いられる経験則は、ASIC近傍設置型設計においてはPCBからパッケージ基板への遷移部で約3 dBの信号損失が生じるという点です。224GのASIC内蔵型ソリューションにおける性能目標は非常に厳しく、シグナルインテグリティを維持するために、56 GHzまでの周波数帯で挿入損失は-1.0 dB未満、リターン損失は-17 dB未満が求められます。

ASIC近傍設置型アプローチ
ASIC近傍設置型ソリューションは、PCB全面配線に比べて高い性能を発揮する代替手段です。メインマザーボード上に実装されるため、一般的に従来から用いられている表面実装はんだ付けを活用でき、性能向上と実績のある製造プロセスとのバランスが実現されます。これらのソリューションを標準的なPCB上に実装する場合、配線密度に対応するために30層を超える多層構成が必要になることが多く、その結果、基板コストが上昇する可能性があります。

このアプローチは、市場投入までの期間が重要な要素となる場合に選択されることが多く、実績のあるソリューションにより、システムを予定どおり市場投入できます。ただし、その実現可能性は、システム全体の損失バジェットや、PCBからパッケージ基板への遷移部で生じる追加の信号損失を許容できるかどうかに左右されます。ASIC内蔵型アプローチに伴う設計の複雑さや想定されるリスクにより、市場投入期間を重視するアーキテクトにとっては、ASIC近傍設置型ソリューションの方が魅力的な選択肢となる場合があります。

ASIC内蔵型アプローチ
ASIC内蔵型ソリューションは、高度なパッケージ基板上に直接統合されることで、より細い配線と高い配線密度が可能になります。ASIC近傍設置型設計では層数の増加によりマザーボードコストが増大しますが、ASIC内蔵型アプローチでは、そのコストはパッケージ基板側へ移ります。多くの場合、プロセッサーダイ自体に次いでシステム内で2番目に高価なコンポーネントである高価値の基板には、保護を優先する設計が求められます。このソリューションは、はんだ付けに伴う課題を回避しつつ高い信頼性を発揮する、再作業可能な圧縮接続型インターコネクトの利点を活用できます。

さらに将来を見据え、業界では今後の性能要求に対応するため、有機パッケージ基板をガラスやシリコンへ置き換えることも検討されています。これらの材料は、優れた寸法安定性と平坦性を備えており、基板の反りなどの問題を抑制するとともに、より微細な回路パターンの形成を可能にします。

CPC（コパッケージド銅）は、信頼性が重要となる短距離アプリケーション向けに、実績のある低コストな銅技術を拡張するソリューションです。銅は、信頼性や実装方法が十分に確立された、広く実績のある伝送媒体です。ただし主な欠点は、新たな速度世代ごとに大規模かつ高コストなチャネル再設計が必要となる点であり、これは時間を要するためシステム開発の遅延につながる可能性があります。

CPO（コパッケージオプティクス）は、信号到達距離とシグナルインテグリティの課題を恒久的に解決することで、異なる技術的アプローチを提示します。ただし、システムに多くの新たな要素を導入する必要があるため、この利点には初期コストの上昇や製造プロセスの複雑化が伴います。この利点は、波長分割多重（WDM）などの技術により、単一のファイバー上で複数のデータストリームを同時に伝送できるようにすることで、さらに高まります。シグナルインテグリティに関する根本的な課題を解決することで、CPOは新たなイノベーションサイクルを創出します。これは、コンポーネントを個別にアップグレード可能なハードウェアへと分離するなどの高度なシステム設計を可能にし、ハイパースケールデータセンターにとって大きな利点となります。

最終的には、CPCとCPOの選択は費用対効果の観点から判断されるのが一般的です。量産規模のCPOシステムはまだ広く普及していませんが、一部のハイパースケーラーは、自社の短いリフレッシュサイクルに対応する長期的な柔軟性を評価してCPOを選好する可能性があります。とはいえ、より長い運用期間と複数回の速度世代更新を必要とする通信分野では、実績のある信頼性と低い初期投資という観点からCPCが優先されることが多くなっています。

高速インターコネクトのチップ側への移行は、業界にとって不可避の流れであり、高速データ伝送の物理的限界の直接的な帰結です。現在の技術変化の速さの中で成功するには、設計初期段階からの緊密な協業が不可欠です。Molexは、チップ開発者からエンドユーザーに至るまで、エコシステム全体にわたる企業と連携し、ソリューションを共同で設計しています。確立されたASIC近傍設置型ソリューションで培われた実績あるエンジニアリングは、高価なパッケージ基板を保護する堅牢かつ再作業可能な設計を優先する、効果的なASIC内蔵型戦略の構築に直接活かされています。

将来の成功は、ASIC近傍設置型ソリューションやCPCおよびCPOといったASIC内蔵型技術を含む多様なエコシステム全体にわたる専門性と、バリューチェーン全体で緊密に連携できる能力を備えた協業パートナーを選ぶことにかかっています。この緊密な協業により、Molexは、より高速なデータ処理を支えるASIC近傍設置型ソリューションに加え、次世代ネットワークにおけるエネルギー効率とスケーラビリティを向上させるCPCおよびCPO技術を創出してきました。今後を見据え、Molexは業界における次の大きな密度のボトルネックに備えています。これは、光技術が長期的に明確な優位性をもたらす可能性のある課題です。

設計エンジニアと連携することで、Molexは現在および将来のパフォーマンスボトルネックを克服するために必要な高速ソリューションの開発を継続しています。Molexの224G高速データセンターソリューションをご覧ください。